TSMC 65nm 低功耗存内计算芯片设计

本项目基于 TSMC 65nm 工艺节点，设计并实现了一款低功耗存内计算（Computing-in-Memory, CIM）芯片。存内计算是一种突破传统冯·诺依曼瓶颈的新型计算范式，通过在存储器内部直接完成计算操作，大幅减少了数据在处理器与存储器之间搬运所带来的功耗与延迟。

核心存储阵列涵盖多种存储单元架构，包括 6T SRAM、双端口 SRAM 及 4T eDRAM，以适配不同计算场景对速度、面积与功耗的差异化需求。芯片采用存算一体架构，支持向量矩阵乘法（VMM）的高效硬件加速。

整个 CIM 系统由以下核心模块构成：

• 存储阵列：集成 6T SRAM（高稳定性）、双端口 SRAM（高吞吐）及 4T eDRAM（高密度）三种存储单元，面向不同数据访问模式灵活调度
• 计算单元：基于乘法优化算法的 CIM 核心，支持向量矩阵乘法的并行硬件加速，在存储阵列内部完成乘累加（MAC）运算
• 控制逻辑：RTL 级实现的状态机与微架构控制器，管理数据流调度、存储阵列选通及计算模式切换
• 系统总线接口：适配 AHB/APB 总线协议的接口模块，实现 CIM 加速器与主处理器的数据交互与寄存器配置

• 深入分析 CIM 架构下的矩阵乘法运算特性，设计面向存内计算的乘法优化算法，在保证计算精度的前提下显著降低硬件资源开销
• 独立完成核心计算单元的RTL 级 Verilog 代码设计，包括数据通路、控制状态机及流水线架构的硬件实现
• 编写完整的 TestBench 仿真验证环境，覆盖功能验证、边界条件测试及随机激励测试，确保 RTL 功能正确性

• 使用 Synopsys Design Compiler (DC) 结合 TSMC 65nm 标准单元库完成逻辑综合，编写并优化时序约束文件（SDC）
• 结合 静态时序分析（STA）工具进行全芯片时序分析，定位关键路径（Critical Path），通过流水级重划分与逻辑重构实现时序收敛
• 完成 CIM 模块与系统总线（AHB/APB）的接口适配与时序闭环，确保模块间数据交互满足建立/保持时间要求

• 全程参与芯片流片（Tape-out）流程，包括 GDS 交付前检查、DRC/LVS 验证及与 Foundry 的沟通协调
• 参与芯片封装方案评估与选型，完成从裸片到封装器件的完整交付链路
• 开发板级测试用例，设计测试向量并搭建 FPGA 辅助测试平台，完成系统级硬件功能验证